`timescale 1ns/1ns
module DA_tb();
parameter T = 20;
reg sys_clk;
reg sys_rst_n;
wire [7:0] data;
initial begin
	sys_clk = 1'b0;
	sys_rst_n = 1'b0;
	#(T) sys_rst_n = 1'b1;
end
always #(T/2) sys_clk = ~sys_clk;
DA u_DA(
	.clk (sys_clk),
	.rst (sys_rst_n)
);
endmodule
